(1)QPSK主要包括时钟产生、QPSK（四相相移键控）器、前向纠错(FEC)单元和输出控制电路等部分。时钟产生电路为，首先由外部晶体振荡产生基准时钟，再由集成在片内的vc0产生解调和FEC所需的各种时钟。QPSK解调器由匹配、数字、定时时钟恢复环路、载波恢复环路、自动增益控制(AGC)电路等组成，如下图所示。
匹配为平方根升余弦器，该滤波器工作在2/T的恒定输入速率上。时钟恢复环路包括I、Q分量内插滤波器和定时误差检测器，定时误差检测器用来捕获时钟信号，内插滤波器确定环路特性和数字振荡器(NCO)的增益。
载波恢复环路由误差检测器、数字环路滤波器、相位环路检测器、频率扫描发生器和频率锁定指示器组成。QPSK解调芯片内有两个嵌入的数字自动增益控制(AGC)电路，第一个AGC与片外的RC滤波电路组成宽带AGC电路，产生脉宽信号输出到器，使调谐器的增益受此信号控制。第二个AGC为数字窄带AGC，主要完成数字信号带宽的功率最优化。
(2)QPSK解调时，输出的I、Q信号中的基带信号以固定采样速率输入到QPSK解调器中的载波恢复环路。相位误差检测器使用由决定的两种增益完成误差检测，进行载波相位跟踪。
此时频率扫描发生器搜索正确的载波频率，当载波频率接近输入信号频率时，载波信号进入相位锁定范围，环路达到锁定状态，实现载波捕获。载波恢复环路通过捕获载波和跟踪载波相位完成载波恢复，解出基带信号。该信号送到匹配滤波器，由匹配滤波器在I、Q分支上选择滚降因子(0.35)来完成匹配滤波，匹配滤波器始终保持每4个符号采样一次。
当符号速率较低时，采用较多的采样次数；当符号速率较高时，采用较少的采样次数。匹配滤波器的输出端接有一个精度达0.5dB的数字窄带AGC电路，使QPSK解调器输出的信号以最优的均分送到FEC单元。
(3)FEC单元包括Viterbi器、去交织器和里德一索罗门解码器。Viterbi解码器用于内码解码，支持1/2、2/3、3/4、5/6、6/7、7/8的收缩码率。去交织器完成卷积去交织处理，处理的最大块长度为204字节，交织深度为12。
